1747-L543 AB

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在存储器IP的选择上一个重要的考虑因素是，能否为各流程节点选择不同的存储器密度。*的存储器编译器允许设计师在密度与速度之间进行权衡，比如，是选择高密度（HD）位单元还是选择高电流位单元。

设计师还可借助灵活的列多路复用等功能，通过控制存储器占用形状（可变宽度、可变高度，或正方形），优化SoC布局规划，进而zui大限度地减小存储器对芯片整体大小的影响。部分存储器编译器还支持sub-words（位和字节可写）、功率网格生成等功能，可zui大限度地优化功率输出。此外，灵活的端口分配（一个端口用于读或写，第二个端口用于读和写）亦可节省SRAM、CAM和寄存器文件的占用空间。

两种嵌入式存储器IP架构的密度关系如图4所示。与6晶体管（6T）位单元相比，位容量一定时，单晶体管（1T）位单元zui多可减少50%的芯片空间。在设计中，对速度要求较低而密度要求较高时，1T式架构是较为理想的选择。由于可采用批量CMOS流程，省却了额外的掩膜环节，因而有益于成本压缩。在高速应用方面，设计师可采用6T甚至8T位单元来满足其速度要求。

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